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半导体生态系统是一个高度复杂、互相关联的框架，其中包括各种行业、技术和机构，旨在促进半导体器件的设计、制造、分销和应用。设计和知识产权 (IP) 提供商是该框架的组成部分，在经历了各种大幅演变之后，这些提供商已成为当代芯片开发中不可或缺的参与者。
随着上世纪 80 年代电子设计自动化 (EDA) 工具的出现，以及上世纪 90 年代半导体 IP 产业的发展，片上系统 (SoC) 设计越来越依赖于可复用的 IP 模块。目前，在 SoC 所包含的器件中，超过 80% 为可复用 IP，典型的芯片会集成 200 多个 IP 模块。1
在半导体市场引入新技术，是一个相当复杂的过程。其中生态系统伙伴（包括 IP 提供商和验证 IP (VIP) 软件供应商）对新技术的支持程度往往起着决定性作用——可能会阻碍新技术的普及，也可能加速商业上的成功。
美光与 Cadence Design Systems 之间的战略合作，标志着内存技术进步旅程中的重大里程碑。此次合作的重点是将直接链路 ECC 协议 (DLEP) 功能嵌入 Cadence 最新的 LPDDR5/5X 内存控制器 IP、物理层 (PHY) IP 和验证 IP (VIP) 中，从而显著提高人工智能、汽车和数据中心应用中的系统性能。
使用标准 DRAM 与使用支持 DLEP 的 DRAM 进行 ECC 数据传输的对比
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DLEP 在内存技术中的重要性
DLEP 是一项重大创新，旨在解决传统内联纠错码 (ECC) 技术的固有局限性。对于现代车辆中的高性能 AI 应用和高可靠性高级驾驶辅助系统 (ADAS) 应用而言，该技术尤为重要。DLEP 的核心优势在于其能够回收较大比例的有效负载内存空间和带宽，否则这些空间和带宽将被分配给内联 ECC 使用。这种回收能力，是 DLEP 能够提高系统性能和资源效率的基础。美光与 Cadence 携手合作，充分实现了这些增强功能。
DLEP 是一项重大创新，旨在解决传统内联 ECC 技术存在的局限性。DLEP 所实现的改进对于需要高可靠性和极高性能的应用至关重要，例如汽车行业中的 AI 加速器和 ADAS。
从图中可以看出，与内联 ECC 相比，DLEP 的带宽要增加 15% 至 25%
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DLEP 的主要优势之一是它能够回收相当大比例的有效负载内存空间、至少 6% 的额外可寻址内存空间和带宽，可将带宽增加 15% 至 25%。如果没有 DLEP，这些空间和带宽将被用于内联 ECC 纠错。这种回收能力可带来系统性能和效率的提高，从内存管理的角度来看，功耗（pJ/b，皮焦耳/位）可降低约 10%。2美光与 Cadence 之间的合作确保了这些优势的充分发挥。
通过战略合作确保集成和验证
美光的高级 DLEP 功能已无缝集成到 Cadence 的 LPDDR5/5X IP 组合和 VIP 工具套件中。这种集成旨在优化复杂 SoC 设计的验证过程，从而能够在各种应用中高效部署 DLEP 技术。VIP 解决方案对于验证新兴内存技术的运行和效率起到重要作用。美光与 Cadence 建立了稳固的合作关系，以确保 DLEP 的快速普及，从而为内存技术确立新的标准。
Cadence 的 VIP 工具集提供了一些至关重要的优势，例如对复杂 SoC 架构进行彻底验证、提高验证准确性、加速产品上市、降低成本，以及协议合规性评估和自动测试生成等高级功能，所有这些优势都有助于可靠、高效地部署新的内存解决方案。Cadence 的 LPDDR5X VIP 内存模型3支持 DLEP 功能，允许开发人员在调试模式下访问用于存储 ECC 的额外内存单元，在读取/写入时即时回调覆盖存储位的值，以及在启用 DLEP 时检查被禁用的模式。
这种集成方法有助于充分实现 DLEP 技术的优势，为下一代解决方案提供底层支持。
DLEP 在 AI 和汽车应用中的优势
将 DLEP 集成到内存架构中，可为 AI、汽车行业以及其他需要增强的可靠性、卓越性能、数据完整性和更高能效的行业带来巨大优势。所有这些优势相结合，可延长任务关键型系统的正常使用期限。此外，这些技术进步还有助于降低成本，增大 DLEP 技术所带来的价值。
推动 DLEP 普及
Cadence 与美光的合作正在推动 DLEP 技术普及，使系统设计人员能够实现更高的带宽、更好的内存利用率、更低的功耗，同时满足严格的功能安全要求。通过将 DLEP 集成到 Cadence 的 LPDDR5/5X 控制器、PHY IP 和 VIP 中，工程师可从经过硅验证的强大解决方案中受益——这些解决方案可简化验证过程，缩短产品上市时间。随着数据密集型工作负载和安全关键型工作负载不断增加，Cadence 和美光的合作为汽车、AI 等领域带来了高效可靠的高性能内存解决方案。
深入了解 Cadence 针对 LPDDR5X 的 VIP 模拟
